லாஜிக் & ஃபிளிப் ஃப்ளாப்ஸ்-SN74LVC74APWR

ஃபிளிப்-ஃப்ளாப்மற்றும்தாழ்ப்பாளைஇரண்டு நிலையான நிலைகளைக் கொண்ட பொதுவான டிஜிட்டல் மின்னணு சாதனங்கள், அவை தகவல்களைச் சேமிக்கப் பயன்படுகின்றன, மேலும் ஒரு ஃபிளிப்-ஃப்ளாப் அல்லது லாட்ச் 1 பிட் தகவலைச் சேமிக்க முடியும்.

Flip-Flop (சுருக்கமாக FF), பிஸ்டபிள் கேட் என்றும் அழைக்கப்படுகிறது, இது பிஸ்டபிள் ஃபிளிப்-ஃப்ளாப் என்றும் அழைக்கப்படுகிறது, இது இரண்டு மாநிலங்களில் செயல்படக்கூடிய ஒரு டிஜிட்டல் லாஜிக் சர்க்யூட் ஆகும்.ஃபிளிப்-ஃப்ளாப்கள், தூண்டுதல் என்றும் அழைக்கப்படும் உள்ளீட்டுத் துடிப்பைப் பெறும் வரை அவற்றின் நிலையில் இருக்கும்.உள்ளீட்டு துடிப்பு பெறப்படும்போது, ​​ஃபிளிப்-ஃப்ளாப் வெளியீடு விதிகளின்படி நிலையை மாற்றி, மற்றொரு தூண்டுதல் பெறும் வரை அந்த நிலையில் இருக்கும்.

தாழ்ப்பாளை, துடிப்பு நிலைக்கு உணர்திறன், கடிகார துடிப்பு மட்டத்தின் கீழ் நிலையை மாற்றுகிறது, தாழ்ப்பாளை ஒரு நிலை-தூண்டப்பட்ட சேமிப்பக அலகு ஆகும், மேலும் தரவு சேமிப்பகத்தின் செயல்பாடு உள்ளீட்டு சமிக்ஞையின் நிலை மதிப்பைப் பொறுத்தது, தாழ்ப்பாளை உள்ளிடும்போது மட்டுமே நிலையை இயக்கு, தரவு உள்ளீட்டுடன் வெளியீடு மாறும்.லாட்ச் என்பது ஃபிளிப்-ஃப்ளாப்பில் இருந்து வேறுபட்டது, இது டேட்டா லாச்சிங் அல்ல, அவுட்புட் சிக்னலை உள்ளீடு சிக்னலுடன் மாற்றுகிறது, சிக்னல் இடையகம் வழியாகச் செல்வது போல;லாட்ச் சிக்னல் ஒரு தாழ்ப்பாளைச் செயல்பட்டவுடன், தரவு பூட்டப்பட்டு உள்ளீட்டு சமிக்ஞை வேலை செய்யாது.ஒரு தாழ்ப்பாள் ஒரு வெளிப்படையான தாழ்ப்பாளை என்றும் அழைக்கப்படுகிறது, அதாவது வெளியீடு தாழ்ப்பாள் இல்லாத போது உள்ளீட்டிற்கு வெளிப்படையானது.

தாழ்ப்பாள் மற்றும் ஃபிளிப்-ஃப்ளாப் இடையே உள்ள வேறுபாடு
லாட்ச் மற்றும் ஃபிளிப்-ஃப்ளாப் ஆகியவை நினைவக செயல்பாட்டைக் கொண்ட பைனரி சேமிப்பக சாதனங்கள் ஆகும், இவை பல்வேறு நேர லாஜிக் சர்க்யூட்களை உருவாக்குவதற்கான அடிப்படை சாதனங்களில் ஒன்றாகும்.வித்தியாசம்: தாழ்ப்பாளை அதன் அனைத்து உள்ளீட்டு சமிக்ஞைகளுடன் தொடர்புடையது, உள்ளீட்டு சமிக்ஞை தாழ்ப்பாளை மாற்றும்போது, ​​கடிகார முனையம் இல்லை;flip-flop ஆனது கடிகாரத்தால் கட்டுப்படுத்தப்படுகிறது, தற்போதைய உள்ளீட்டை மாதிரி செய்ய கடிகாரம் தூண்டப்படும் போது மட்டுமே, வெளியீட்டை உருவாக்குகிறது.நிச்சயமாக, லாட்ச் மற்றும் ஃபிளிப்-ஃப்ளாப் இரண்டும் டைமிங் லாஜிக் என்பதால், வெளியீடு தற்போதைய உள்ளீட்டுடன் தொடர்புடையது மட்டுமல்ல, முந்தைய வெளியீட்டுடன் தொடர்புடையது.

1. தாழ்ப்பாள் நிலை மூலம் தூண்டப்படுகிறது, ஒத்திசைவான கட்டுப்பாடு அல்ல.டிஎஃப்எஃப் கடிகார விளிம்பு மற்றும் ஒத்திசைவான கட்டுப்பாட்டால் தூண்டப்படுகிறது.

2, தாழ்ப்பாள் உள்ளீட்டு நிலைக்கு உணர்திறன் கொண்டது மற்றும் வயரிங் தாமதத்தால் பாதிக்கப்படுகிறது, எனவே வெளியீடு பர்ர்களை உருவாக்கவில்லை என்பதை உறுதி செய்வது கடினம்;DFF பர்ர்களை உற்பத்தி செய்வதற்கான வாய்ப்பு குறைவு.

3, தாழ்ப்பாள் மற்றும் DFF ஐ உருவாக்க நீங்கள் கேட் சர்க்யூட்களைப் பயன்படுத்தினால், தாழ்ப்பாள் DFF ஐ விட குறைவான கேட் வளங்களைப் பயன்படுத்துகிறது, இது DFF ஐ விட தாழ்ப்பாள்களுக்கான சிறந்த இடமாகும்.எனவே, ASIC இல் தாழ்ப்பாளைப் பயன்படுத்துவதன் ஒருங்கிணைப்பு DFF ஐ விட அதிகமாக உள்ளது, ஆனால் FPGA இல் இதற்கு நேர்மாறானது உண்மையாகும், ஏனெனில் FPGA இல் நிலையான தாழ்ப்பாள் அலகு இல்லை, ஆனால் DFF அலகு உள்ளது, மேலும் ஒரு LATCH உணர ஒன்றுக்கும் மேற்பட்ட LE தேவைப்படுகிறது.தாழ்ப்பாள் நிலை தூண்டப்படுகிறது, இது செயல்படுத்தும் முடிவைக் கொண்டிருப்பதற்குச் சமம், மேலும் செயல்படுத்திய பின் (இயக்க நிலையின் போது) ஒரு கம்பிக்கு சமம், இது வெளியீட்டில் மாறுகிறது வெளியீட்டைப் பொறுத்து மாறுபடும்.செயல்படுத்தப்படாத நிலையில் அசல் சிக்னலைப் பராமரிக்க வேண்டும், அதைக் காணலாம் மற்றும் ஃபிளிப்-ஃப்ளாப் வேறுபாட்டைக் காணலாம், உண்மையில், பல முறை தாழ்ப்பாள் ff க்கு மாற்றாக இல்லை.

4, தாழ்ப்பாளை மிகவும் சிக்கலான நிலையான நேர பகுப்பாய்வாக மாறும்.

5, தற்போது, ​​இன்டெல்லின் P4 CPU போன்ற உயர்-இறுதிச் சுற்றுகளில் மட்டுமே தாழ்ப்பாள் பயன்படுத்தப்படுகிறது.FPGA இல் தாழ்ப்பாள் அலகு உள்ளது, பதிவு அலகு ஒரு தாழ்ப்பாளை அலகு என கட்டமைக்க முடியும், xilinx v2p கையேட்டில் பதிவு/தாழ்ப்பாளை அலகு என கட்டமைக்கப்படும், இணைப்பு xilinx அரை துண்டு கட்டமைப்பு வரைபடமாகும்.FPGAகளின் பிற மாதிரிகள் மற்றும் உற்பத்தியாளர்கள் சரிபார்க்க செல்லவில்லை.--தனிப்பட்ட முறையில், xilinx ஆல்டெராவை நேரடியாகப் பொருத்த முடியும் என்று நான் நினைக்கிறேன், சில LE க்கு இன்னும் சிக்கல் இருக்கலாம், இருப்பினும், xilinx சாதனம் அல்ல, ஒவ்வொரு ஸ்லைஸையும் அவ்வாறு கட்டமைக்க முடியாது, ஆல்டெராவின் ஒரே DDR இடைமுகம் ஒரு சிறப்பு தாழ்ப்பாளைக் கொண்டுள்ளது, பொதுவாக மட்டுமே தாழ்ப்பாள் வடிவமைப்பில் அதிவேக சுற்று பயன்படுத்தப்படும்.altera இன் LE என்பது தாழ்ப்பாள் அமைப்பு இல்லை, மேலும் sp3 மற்றும் sp2e ஐ சரிபார்க்கவும், மற்றவை சரிபார்க்க வேண்டாம், இந்த கட்டமைப்பு ஆதரிக்கப்படுகிறது என்று கையேடு கூறுகிறது.altera பற்றிய wangdian என்ற வெளிப்பாடு சரியானது, altera's ff தாழ்ப்பாளை கட்டமைக்க முடியாது, தாழ்ப்பாளை செயல்படுத்த ஒரு தேடல் அட்டவணையைப் பயன்படுத்துகிறது.

பொதுவான வடிவமைப்பு விதி: பெரும்பாலான வடிவமைப்புகளில் தாழ்ப்பாளைத் தவிர்க்கவும்.இது நேரத்தை வடிவமைக்க உங்களை அனுமதிக்கும், மேலும் இது மிகவும் மறைக்கப்பட்டுள்ளது, அனுபவமற்றவர்களால் கண்டுபிடிக்க முடியவில்லை.தாழ்ப்பாளை பெரிய ஆபத்து burrs வடிகட்டி இல்லை.சுற்றுவட்டத்தின் அடுத்த நிலைக்கு இது மிகவும் ஆபத்தானது.எனவே, நீங்கள் D flip-flop இடத்தைப் பயன்படுத்தும் வரை, தாழ்ப்பாளைப் பயன்படுத்த வேண்டாம்.